Intel viser frem sin nye interconnect-arkitektur til xeon skylake

Sidste maj blev den nye familie af Intel Xeon-processorer baseret på Skylake-SP mikroarkitektur annonceret, disse chips vil stadig tage tid at nå markedet, men en af ​​deres nøgleteknologier er allerede blevet vist, en ny sammenkoblingsarkitektur mellem dens elementer, som Det er designet til at tilbyde høj båndbredde med lav latenstid og stor skalerbarhed.

Ny samtrafikbuss i Skylake-SP

Akhilesh Kimar, arkitekt for Skylake-SP-design, bekræfter, at design af multi-chip-processorer synes en enkel opgave, men at det er meget kompliceret på grund af behovet for at opnå en meget effektiv sammenkobling mellem alle dens elementer. Denne samtrafik skal give kerne, hukommelsesgrænsefladen og I / O-undersystemet mulighed for at kommunikere på en meget hurtig og effektiv måde, så datatrafikken ikke reducerer ydelsen.

I tidligere generationer af Xeon har Intel brugt en ringforbindelse til at sammenføje alle processorens elementer ved at øge antallet af kerner i vid udstrækning dette design er ophørt med at være effektivt på grund af begrænsninger som f.eks. Behovet for at passere data for "en lang vej". Det nye design, der debuterer i den nye generation af Xeon-processorer, giver mange flere måder, hvorpå data kan rejse meget mere effektivt.

Den nye Intel-interconnect-bus gør alle processorelementer organiseret i rækker og kolonner og giver direkte stier mellem alle dele af en multi-chip-processor, og derfor tillader den en meget effektiv og hurtig kommunikation, dvs. at den opnår en høj båndbredde og lav latenstid. Dette design har også fordelen ved at være meget modulært, hvilket gør det nemt at fremstille meget store chips med et stort antal elementer uden at kompromittere kommunikationen mellem dem.

Kilde: hothardware