Micron og cadence opdaterer ddr5-status, 36% mere ydelse end ddr4

I begyndelsen af ​​året afholdt Cadence og Micron den første offentlige demonstration af næste generations DDR5- hukommelse. Ved en TSMC-begivenhed tidligere denne måned leverede de to virksomheder nogle opdateringer om udviklingen af ​​den nye hukommelsesteknologi.

Micron og Cadence diskuterer deres fremskridt i DDR5-hukommelsen

Hovedfunktionen i DDR5 SDRAM er chipernes kapacitet, ikke kun højere ydelse og lavere strømforbrug. DDR5 forventes at øge I / O-hastighederne fra 4.266 til 6.400 MT / s med et forsyningsspændingsfald på 1, 1 V og et tilladt jitterområde på 3%. Det forventes også at bruge to uafhængige 32/40 bit-kanaler pr. Modul (uden / eller med ECC). Derudover vil DDR5 have forbedret kommandobus-effektivitet, bedre opgraderingsordninger og en større pulje af banker for yderligere ydelse. Cadence siger, at den forbedrede funktionalitet af DDR5 tillader 36% højere båndbredde i den virkelige verden sammenlignet med DDR4 selv ved 3200 MT / s, og når 4800 MT / s når den faktiske båndbredde er 87% højere. sammenlignet med DDR4-3200. Et andet af de vigtigste egenskaber ved DDR5 vil være densiteten af ​​monolitiske chips ud over 16 Gb.

Vi anbefaler at læse vores indlæg på Intel Core 9000-serien understøtter op til 128 GB RAM

Førende DRAM-producenter har allerede monolitiske DDR4-chips med en kapacitet på 16 GB, men disse enheder kan ikke levere ekstreme ure på grund af fysikkens love. Derfor har virksomheder som Micron meget arbejde at gøre i et forsøg på at samle høje DRAM-tætheder og ydeevne i DDR5-æraen. Især beskæftiger Micron sig med variabel retentionstid og andre forekomster på atomniveau, når produktionsteknologierne, der bruges til DRAM, når 10-12 nm. Enkelt sagt, mens DDR5-standarden kan rumme densiteter og bryllupspræstationer, er der stadig en masse magi at gøre af DRAM-producenter.

Micron forventer at starte produktionen af ​​16 GB chips ved hjælp af sin 'sub-18nm' fremstillingsproces ved udgangen af ​​2019, selvom dette ikke nødvendigvis betyder, at de faktiske applikationer, der har denne hukommelse, vil være tilgængelige ved udgangen af ​​næste år. Cadence har allerede implementeret DDR5 IP (Controller + PHY) ved hjælp af TSMCs N7 (7nm DUV) og N7 + (7nm DUV + EUV) processteknologier.

I betragtning af de vigtigste fordele ved DDR5 er det ikke overraskende, at Cadence forudsiger, at servere vil være de første applikationer, der bruger den nye type DRAM. Cadence mener, at SoC'erne for kunder, der bruger N7 + -processen, vil støtte den, hvilket væsentligt betyder, at chipsene skal ramme markedet i 2020.

Techpowerup font