Tiger lake: 10nm chip pakker 50% mere l3 cache

Tiger Lake-U vil præsentere en 50% stigning i L3-cache-kapacitet, der vil gå fra 8MB til 12MB på grund af udstationering af en processor dump af @ InstLatX64 på Twitter. Dette betyder en stigning på op til 3 MB L3-cache pr. Kerne.

Tiger Lake-U vil præsentere en 50% stigning i L3-cache-kapacitet

Som forventet er Tiger Lake-U-modellen en 4-core processor med HyperThreading. Det offentliggjorte billede afslører også, at den tekniske prøve kører ved 3, 4 GHz, en respektabel frekvens for en præproduktionsmodel.

Billedet indeholder også en flok flag, der repræsenterer de understøttede instruktionssæt. Det bekræfter AVX-512-understøttelse som Sunny Cove, men ser ikke ud til at have det avx512_bf-flag, der ville forventes, hvis det havde understøttet bfloat16 som Cooper Lake Xeon-processorer fra begyndelsen af ​​næste år.

Dumpen viser, at quad-core Tiger Lake-U har 12 MB total L3-cache, en stigning på 50%. Dette passer sammen med cache-redesignet, Intel havde afsløret for Willow Cove, Tiger Lake's CPU-kerne, skønt cache-redesignet sandsynligvis involverer ændringer, der er større end en enkel størrelseforøgelse. For eksempel har en større cache en højere latenstid, så der er sandsynligvis en vis lavere justering af capo.

Tiger Lake forventes frigivet næste år. Disse processorer vil også have Gen12 'Xe' integreret grafik, som vil have en ny skærmfunktion og en vigtig opdateringssæt opdatering. Vi holder dig informeret.

Tomshardware-skrifttype